بررسی الگوریتم‌های بهینه رمزنگاری مقاوم به‌منظور پیاده‌سازی روی FPGA

فصل ۱-  مروری بر مفاهیم اولیه رمزنگاری

۱-۱-      مقدمه

۱-۲-      لزوم امنیت شبکه

۱-۳-      انواع حملات

۱-۳-۱-  تغییر اطلاعات

۱-۳-۲-  جعل هویت

۱-۳-۳-  استراق سمع

۱-۴-      رمزنگاری داده‌ها

۱-۵-      رمزنگاری متقارن داده‌ها

۱-۶-      رمزنگاری نامتقارن داده‌ها

۱-۷-      امضاء دیجیتال

۱-۸-      تابع چکیده ساز

۱-۹-      خصوصیات کلی توابع چکیده ساز

۱-۱۰-    دسته‌بندی توابع چکیده ساز

۱-۱۱-    ویژگی‌های توابع چکیده ساز

۱-۱۲-    دسته‌بندی توابع چکیده ساز ازنظر کاربرد:

۱-۱۳-    خواص توابع چکیده ساز یک‌طرفه

۱-۱۴-    توابع چکیده ساز مهم

۱-۱۵-    امنیت هَش یا تابع چکیده ساز

فصل ۲-  معرفی الگوریتم پایانی رقابت

مقدمه

۲-۱-      تاریخچه

۲-۲-      وضعیت دور دوم رقابت SHA-3

۲-۳-      بررسی و ارزیابی الگوریتم‌های چکیده ساز دور نیمه‌نهایی رقابت SHA-3

۲-۴-      بررسی الگوریتم چکیده ساز BLAKE

۲-۴-۱-  ویژگی‌های BLAKE

۲-۴-۲-  ساختار تابع چکیده  ساز BLAKE

۲-۴-۳-  نتیجه:

۲-۵-      بررسی الگوریتم چکیده ساز Skein

۲-۵-۱-  ویژگی‌های Skein

۲-۵-۲-  ساختار تابع چکیده ساز

۲-۵-۳-  نتیجه

۲-۶-      بررسی چکیده ساز Keccak

۲-۶-۱-  ویژگی‌های Keccak

۲-۶-۲-  ساختار تابع چکیده ساز

۲-۶-۳-  نتیجه

۲-۷-      بررسی الگوریتم چکیده ساز Grostl

۲-۷-۱-  ساختار تابع چکیده ساز

۲-۷-۲-  ساختار تابع فشرده‌ساز Grostl

۲-۷-۳-  نتیجه

۲-۸-      بررسی الگوریتم چکیده ساز JH

۲-۸-۱-  معرفی الگوریتم JH

۲-۸-۲-  ساختار تابع فشرده‌ساز JH

۲-۸-۳-  آنالیز امنیت JH

۲-۸-۴-  مزیت JH

۲-۸-۵-  نتیجه

۲-۹-      نتیجه‌گیری

۲-۱۰-    دلایل انتخاب الگوریتم JH  و ارزیابی آن

فصل ۳-  الگوریتم JH

مقدمه

۳-۱-      معرفی الگوریتم چکیده  ساز JH

۳-۲-      نماد ریاضی و پارامترهای به کار گرفته‌شده در تابع چکیده ساز JH

۳-۳-      لایه S-box تابع چکیده ساز JH

۳-۴-      تبدیل خطی لایه L

۳-۵-      جایگشت Pd

۳-۶-      جایگشت ?d

۳-۷-      جایگشت P´d

۳-۸-      جایگشت

۳-۹-      رابطه جایگشت Pd

۳-۱۰-    تابع دور Rd

۳-۱۱-    گروه‌بندی Grouping

۳-۱۲-    Grouping و De-grouping برای محاسبه دور چرخش:

۳-۱۳-    چرخش ثابت روی تابع Ed

۳-۱۴-    ساختار تابع فشرده‌ساز Fd

۳-۱۵-    مروری بر FPGA

۳-۱۵-۱-            روش های مختلف طراحی با استفاده از FPGA

۳-۱۵-۲-            مراحل مختلف انجام یک پروژه FPGA به صورت زیر می باشد

۳-۱۵-۳-            نگاهی بر معماری FPGA های امروزی

۳-۱۵-۴-            سلول های منطقی

۳-۱۵-۵-            منابع اتصالات داخلی

۳-۱۵-۶-            منابع حافظه

۳-۱۵-۷-            نتیجه گیری

فصل ۴-  شبیه‌سازی و سنتز

مقدمه:

۴-۱-      معماری مورد استفاده در شبیه سازJH

۴-۱-۱-  تجزیه و تحلیل شکل کلی طرح اصلی

۴-۱-۲-  معماری واجزای بلوک برای ۴۲ دور

۴-۱-۳-  ماشین حالت (FINITE STATE MACHINE)

۴-۲-      بررسی الگوریتم شبیه‌سازی برای JH-224 بیتی

۴-۲-۱-  بلوک (Data unit)Top module

۴-۲-۲-  بلوک مدار Control unit

۴-۲-۳-  مدار کنترل

۴-۲-۴-  مدار حالت و بلوک FSM Controller

۴-۲-۵-  رابط ورودی و خروجیi/o

۴-۲-۶-  ارتباط بین ورودی و خروجی مدار

۴-۳-      برنامه شبیه ساز ISE

۴-۳-۱-  برنامه شبیه ساز Implemention

مرحله به مرحله هریک از بلوک ها نشان داده شده است.

۴-۳-۲-  برنامه شبیه ساز سیمیلاتور(Simulatior)

۴-۴-      نتیجه‌گیری

فصل ۵- نتیجه‌گیری و پیشنهادها

مراجع